高速电路串扰问题

高速电路PCB设计中串扰问题的抑制

随着PCB设计的飞速发展，其高速化和小型化已成为一种趋势。一方面是由于PCB电路板尺寸的变小，布线密度大大增加;一方面是信号频率变高，边沿变陡。这样，在高频电路PCB电路板的设计中，信号间的串扰问题越来越不可忽视。这是在高频PCB电路板设计中需要重点考虑的问题。通过对串扰问题的分析，可以在PCB设计中迅速地发现、定位和解决串扰问题。那么串扰是如何产生的？与哪些因素有关系？对PCB电路有什么影响？而又如何控制呢？

一、串扰问题的产生

信号传输线之间的互感和互容是引起串扰问题的2个重要因素。信号传输线包括印制线、导线和电缆束等。串扰就是电信号从一根传输线耦合到另一根传输线上。信号的交变电流通过传输线时，就在其周围产生磁场，当不同的传输线产生的电磁场发生叠加并相互作用时，就会产生串扰现象。

在数字电路中，由于主要是脉冲电路，串扰发生在信号跳变的过程中，信号变化得越快，产生的串扰也就越大。

如图1所示，沿传输线由A到B传播的变化的信号，在传输线CD上产生耦合信号。当变化的信号恢复到稳定的直流电平时，耦合信号也就不存在了。

串扰可以分为容性耦合串扰(Sc)和感性耦合串扰(Sl)。

容性耦合串扰，是当干扰线上有信号传输时，由于信号边沿电压的变化，在信号边沿附近的区域，干扰线上的分布电容会感应出时变的电场，而受害线处于这个电场里面，所以变化的电场会在受害线上产生感应电流。由此产生容性耦合串扰。如图2所示。

感性耦合串扰，是当信号在干扰线上传播时，由于信号电流的变化，在信号跃变的附近区域，通过分布电感的作用将产生时变的磁场，变化的磁场在受害线上将感应出噪声电压，进而形成感性的耦合电流，由此产生的串扰为感性耦合串扰。如图3所示。

二、影响串扰的参数因素

（1）信号传输线耦合长度对串扰的影响：信号传输线的耦合长度不同，产生的串扰的程度是不同的。对于远端串扰与信号传输线的长度是成正比的，耦合长度越长，串扰越大。而对于近端串扰，只有当耦合长度小于饱和长度时，串扰才随着耦合长度的增加而增加，在耦合长度大于饱和长度时，近端串扰是一个稳定值。

（2）线间距对串扰的影响：线间距是与串扰成反比例的。当线间距大于或等于线宽的3倍时，串扰是很小的。

（3）信号上升时间对串扰的影响：在高速PCB设计中，信号上升时间的快慢，对信号串扰的影响很大。随着上升时间的变短，特别是当平行走线长度小于饱和长度时，串扰电压幅度将迅速减小。因此在现代高速板设计中，具有快速边沿速率的器件越来越被广泛使用。

（4）介质层厚度对串扰的影响：串扰与介质的厚度成反比列关系。介质厚度越薄，引起的串扰就越小。

三、串扰对高速PCB电路的影响

串扰在高速高密度PCB电路中普遍存在。其每条信号传输线对和它最近的信号线都相互影响。在高速PCB设计中，要正确处理信号线的串扰问题，提高信号线的抗干扰能力。一般串扰对高速PCB电路产生以下两种影响。

（1）串扰引起误触发：信号串扰是高速PCB设计所面临的信号完整性问题中的一个重要内容。由串扰引起的数字电路功能错误是最常见的一种。

（2）串扰引起的触发延时：在数字电路设计中，时序是重点考虑的问题。由于串扰的存在，而导致时序的延时。

四、串扰问题的抑制

串扰在高速PCB设计中是要重点关注的问题，虽然要消除串扰是不可能的，但是将其抑制在可以容忍的范围内，技术上还是能够做到的。在高速PCB设计的整个过程中包括了电路设计、芯片选择、原理图设计、PCB布局布线等步骤，设计时需要在不同的步骤里发现串扰并采取办法来抑制它，以达到减小干扰的目的。

控制串扰问题可以从以下几个方面考虑:

4.1通过控制信号来抑制串扰

传输信号沿的变换速率对抑制串扰也有影响。其变换速率越快，对串扰的影响就越大。因此在器件选型的时候，在满足设计规范的同时尽量选择慢速的器件，并且避免不同种类的信号混合使用，因为快速变换的信号对慢变换的信号有潜在的串扰危险。通过PCB电路设计，使得信号传输线的阻抗相匹配。要尽量使传输线近端或远端的终端阻抗与传输线阻抗相匹配，这样可以对串扰的幅度进行抑制，进而达到抑制串扰的目的。

4.2采用屏蔽措施

为高速信号提供包地是解决串扰问题的一个有效途径。但是，包地又增加了布线量，从而导致有限的布线区域更加拥挤。

地线屏蔽要求接地点间距要满足一定的要求，一般小于信号变化沿长度的2倍。同时地线也会增大信号的分布电容，使传输线阻抗增大，信号沿变缓。

4.3从产品设计上抑制串扰

对于敏感的内部电路要防止外界干扰信号的注入;同时也要防止内部的噪声电路与其他信号线之间的串扰，特别是对I/O信号线之间的串扰。

4.4通过PCB布线层和布线间距抑制串扰

通过对布线层和布线间距的合理设置，有效的缩短并行信号线的长度，增大信号传输线的间距，都可以有效的抑制串扰。

增大印制线之间的距离可以减小容性耦合，而在印制线之间插入一根地线，对减小容性串扰更有效。抑制感性耦合相对比较难，要尽量降低回路数量，禁止信号回路共用同一段导线。同时由于容性耦合和感性耦合产生的串扰随受干扰线路负载阻抗的增大而增大，所以减小负载以达到减小耦合干扰的影响。

在条件允许的情况下，尽量增大走线间的距离，减小平行走线的长度，必要时可以采用固定最大平行长度推挤的布线方式，即jog走线。这种布线方式可以有效抑制串扰。如图4所示。

与地线相邻的信号层应布低电平模拟信号线和高速数字信号线，而与地线较远的信号层应布低速信号线和高电平模拟信号线。

减少平行布线，特别是输人端与输出端的布线，要严格禁止平行。这样就可以避免反馈耦合，从而有效抑制了串扰的发生。

在PCB设计中，印制导线拐弯处一般取135度钝角。时钟线要与地线层相邻，线宽尽量加大，每根时钟线的线宽应一致。

应尽量加大电源线和地线的线宽。一般数字电路信号线宽度应在8mil—10mil之间，线间距应在6mil—8mil。而对于0.5mm脚间距的器件布线宽度应不小于12mil，高速信号线要设计成带状线或嵌入式微带线。

如果两个信号层是邻近的，布线时按正交方向进行布线，以减少层与层之间的耦合，通过端接，使传输线的远端和近端阻抗与传输线匹配，进而减小串扰。

在PCB设计中，一般采用统一的地，通过数字电路和模拟电路分区布局布线。数字地与模拟地要分开，布线不能跨越分区间隙，否则串扰将会急剧增强。

总结

串扰在高速高密度的PCB设计中是普遍存在的，串扰对电路的影响是不能忽视的。为了减少串扰，最有效的方法就是减少不良的信号耦合，在PCB设计中尽可能减少串扰发生的可能，使串扰影响达到最小程度。以上就是本人结合PCB设计的一些经验，并参阅了一些相关的专业书籍，对高速高密度的PCB设计中的串扰问题提出了一些解决的办法，供同行们在以后的高速高密度的PCB设计中借鉴。

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